パターン設計の基礎知識
（1）基本的な電気知識と設計指針
・ノイズも電気であり、オームの法則が適用される。
「V=I×R」のR(Z)が小さいほどV(ノイズ)が小さくなる。
・繊細な信号（アナログ，クロック，リセットなど）はパターン幅を太く配線する。
インピーダンスを低くしノイズに強くする。
・パターン間クリアランスは可能な限り大きく設ける。パターン幅の2倍以上が望ましい。
隣接するパターンとの容量性結合、誘導性結合を低下させクロストークを抑制する。
・アンテナ配線を設けない。
全ての信号，電源，GNDの鋭角、髭のように伸びた銅箔が無きように設計のこと。
パターンが細い箇所は高インピーダンスであり、アンテナ的な振る舞いでノイズを拾い基板内に伝播されてし まう。また、意図せぬ周波数帯のノイズを拾い発振することもあるので十分注意のこと。
・GNDガードは可能な限り太い配線とし、ガードの途中で出来る限りVIAを介してGNDベタ層へ接続すること。
細いGNDガードはインピーダンスが高くなっているのでノイズが乗り易く、そのGNDガードからガードすべき信号線へノイズが誘導される。また、GNDベタ層へ接続されないGNDガードも同様である。
・VIAの間隔を広げ、信号・電源のリターンパスを確保する。
信号，電源はGNDがリターンして発生元に戻るところまでが回路であるため、リターンが長くなればループは長くなり、ノイズの原因となる。VIA間の内層GNDが切れるとリターンパスが回り込む分長くなる。
・基板層数が少なく、信号配線同士を隣接層で配線しなければならない場合、必ずパターンを直交させること。
パターンの発生する磁界の向きを直交させることにより、磁界同士の結合を最小限に抑える。
（2）様々な種類の部品や信号に対する設計指針
①パスコン（デカップリングキャパシタ）
・使用端子の直近に配置し、供給端子へ最短で可能な限り太いパターンで接続する。
パスコンのGND端子と半導体のGND端子も可能な限り最短になるように接続しインダクタンスループを小さくする。
インダクタンスループ（パスコンと半導体の電流ループ）が小さい→発生する磁界が小さい→ノイズが小さい
・QFPやBGAタイプの半導体は、電源端子とそれに対応するGND端子が専用で
設定されていることがあるため、各部品のデータシートや回路図を確認し、配置，配線の間違いが無い様に注意。
・複数のコンデンサが1端子に並列接続されている場合は、容量の小さいものを使用端子側に配置のこと。
小さい容量の方が応答速度が速いことと、高周波帯域のノイズに効果を発揮するため。
②発振子
・発振子とその周辺回路の部品とICへ接続されるパターンは太く最短で配線し周囲をGNDで囲う。そのGNDは周辺GNDと分離しIC直近で1点接続を行う。
・発振子とその周辺回路の部品とICへ接続されるパターン直下は内層の全層をパターン抜きとし、発振子用GNDプレーンを発振子実装面の逆面のみに設ける。
寄生容量を低減することにより、意図せぬ発振やリンギングや波形のなまりを抑制する。
※配線面積が少なく上記が困難な場合は社内で協議のうえで可能な内容を適用する。
ユーザーから要望や質問があった場合は指針を説明し、協議の上で対応を決定のこと。
③SW電源
・SW端子から平滑コイル間は最短で接続し、最低限の太さとする。
エネルギーの高い（大電流）高周波電圧が振幅しているため、非常に強い磁界が発生し、大きなノイズの原因となる。
・GNDは入力側と出力側のパスコン、SW電源ICのGNDが最短に（ループが小さく）なるように配置・配線し、可能であれば1点接続とする。
1点接続位置は、出力側パスコンのGND端子位置が好ましい。
④注意すべき信号
・CLK(SCL含む)、RESET、I2C、アナログ信号などの繊細な信号は、極力太く配線し、可能な限り太いGNDガードラインを設ける。ガードラインには適宜ＧＮＤビアを設けること（10ｍｍ程度毎に）。
特性インピーダンスのコントロールが必要な信号においても、パターン幅が太い方がノイズに強く損失が少ないため、基板製造業者と層構成を検討し対応のこと。
（3）電源，GNDパターンの配線注意事項
電源パターンの配線は相反する条件が存在するため、以下の条件を参考に適切な電源の配線方法（線 or ベタ電源、ベタ電源のサイズ）を決定する。
・電流容量：原則として、35μm銅箔（メッキ無し）使用の場合、1A/mm(銅箔温度上昇20℃以内)で設計。
大電流基板などで上記を遵守できない場合は、銅箔の上昇温度を割り出しパターン幅の合否判定を行う。
電流容量に見合ったVIA，パターン幅を設けることは勿論のこと、リターンGNDも電流容量と同等以上のVIA，パターン幅を設けること。
・電源共振：使用されていない領域へのベタ電源がバスクロックや発振子などの周波数帯で発振しノイズとなるため、不要な電源ベタを設けない。
・電圧ドロップ：電源では、フェライトビーズの直流抵抗，銅箔やVIAの抵抗分などによりV=I×R分の電圧ドロップが発生。
低電圧大電流（おおよそ1.5V以下1A以上）を使用する電源は、ドロップ分を計算しRef電圧値の-1%以内を目標、最悪でも-3%以内に収めるように計算し設計すること。（ザイリンクスFPGAデータシートより）
・パターンの放熱：レギュレータやDC/DCなど発熱部品は、内外層のベタ電源，GNDへ多くのVIAで接続し放熱させること。
（4）電流容量に見合ったパターン幅，VIAの設計と配線抵抗値
各銅箔厚での電流1A毎に対する必要パターン幅。条件：銅箔の温度上昇20℃以下
VIAを含む各スルーホール径1つ毎に流せる電流容量と抵抗値。条件：銅箔の温度上昇20℃以下
※スルーホール内のメッキ厚は水平な銅箔へのメッキと比べて管理が難しくばらつきが発生してしまうため、メッキ厚70%計算を推奨する。
